Единая декларация иерархических путей для TCL и System Verilog - Анастасия Ушакова (YADRO)

Спикер: Анастасия Ушакова, инженер по разработке СнК, YADRO Занимается верификацией блоков и подсистем СнК по методологии UVM. Тема: Единая декларация иерархических путей для TCL и System Verilog При верификации по технологии white box иерархические пути для доступа к внутренним сигналам проекта могут быть использованы неоднократно. В таких случаях нередко возникает проблема дублирования кода. В докладе рассмотрено решение этой проблемы, коде верификационного окружения и TCL-скриптах. Показано как объявлять иерархические пути в единственном месте и использовать их, чтобы избежать сюрпризов при коррекции DUT и сделать тестбенч более гибким.